隨著AR/VR與高解析影像系統（如無人機與運動攝影機）的快速發展，MIPI CSI (Camera Serial Interface) 與 MIPI DSI (Display Serial Interface) 等感測器與顯示介面對於高資料傳輸率與低功耗設計的需求大幅提升。

M31提出一套基於 TSMC N3P 與 N3C 製程的 MIPI C-PHY 與 D-PHY IP 解決方案，可達成：

• D-PHY v3.0：每 Lane 最高 9 Gbps
• C-PHY v2.1：每 Trio 最高 6.5 Gsps

並透過：

• 自適應 Rx 等化（RxEQ）
• 多段頻寬架構
• Tx/Rx 等化優化設計

成功支援從短距離晶片內連接到超長通道應用的穩定訊號品質，同時兼顧功耗與效能。

為什麼AR/VR等影像系統需要更高效的MIPI介面？

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影像系統日益追求高解析度與高幀率，感測器需要在更短時間內傳輸大量資料，使得介面頻寬需求大幅提升；同時，AR/VR 與無人機等應用的系統架構複雜，訊號可能跨越晶片內、模組間甚至超長距離傳輸，導致插入損耗與訊號完整性問題更加嚴峻。因此感測器介面不僅需要提供更高的資料吞吐能力，還必須透過更高效率的傳輸機制與節能設計，在嚴苛的通道條件與電池供電限制下維持穩定且可靠的運作。

高解析與高幀率帶來的頻寬挑戰

這些因素導致感測器介面必須提供前所未有的資料吞吐能力。

• 感測器像素持續增加

從過去的百萬像素（MP）發展至數千萬甚至更高，使單張影像所需傳輸的資料量顯著增加。高像素密度也意味著更高的取樣頻率與資料更新速率，進一步提升對介面頻寬的要求。

• AR/VR 裝置需要更高解析與幀率

為了提升沉浸式體驗，AR/VR 裝置不僅要求高解析度（如 4K 甚至 8K），還需要支援 90Hz 以上的高幀率，以降低畫面延遲與暈眩感，這使得單位時間內需傳輸的影像資料量成倍增加。

• 影像品質需求顯著提升

現代影像系統除了追求解析度外，還強調動態範圍（HDR）、色彩準確度與低雜訊表現，這些進階影像處理通常需要更高位元深度與更多輔助資料（Metadata）傳輸，進一步擴大整體資料量。

通道條件變得更加多樣且嚴苛

實務上，MIPI 訊號的傳輸路徑不再局限於短距離連接，而是涵蓋多種實際應用情境，使通道條件變得更加複雜且具挑戰性。

MIPI 通道可分為：

• 短距離（Intra-chip）

此類通道通常位於晶片內部或封裝內部，傳輸距離短、損耗較低，但隨著製程微縮與高速傳輸需求提升，寄生效應（Parasitics）與串擾（Crosstalk）仍可能對訊號品質造成影響。

• 標準距離

符合MIPI規範定義的參考通道條件，常見於相機模組與主處理器之間的PCB連接，此類通道在設計上需同時考量良好的阻抗匹配與基本等化能力，以確保規範內的訊號品質表現。

• 長距離（Inter-module）

當系統採用分離式模組設計時，訊號需經過較長的PCB走線或連接器，導致頻率相關損耗增加，並引入更多反射與雜訊來源，使訊號恢復難度提升。

• 超長通道（超出 MIPI 標準）

在部分實際應用中，通道長度與損耗條件可能超出 MIPI 規範定義，這類通道常具有更高的插入損耗與更嚴格的頻寬限制，對收發器設計提出更高的等化與補償能力要求。

主要挑戰包括：

• 插入損耗（Insertion Loss）增加

高頻訊號在傳輸過程中會因導體損耗與介質損耗而逐漸衰減，特別是在 Nyquist 頻率附近的能量下降更為明顯，導致訊號振幅降低並影響後端接收判讀

• 訊號完整性（Signal Integrity）惡化

在長距離或高頻操作下，通道中的反射、串擾與抖動（Jitter）問題會更加明顯，造成 Eye Diagram 開口縮小，進而提高誤碼率（BER），使系統更難維持穩定的高速資料傳輸。

• 電池供電裝置需嚴格控制功耗

多數 AR/VR 與影像裝置為電池供電系統，因此在提升傳輸效能的同時，必須嚴格限制功耗；然而，補償通道損耗與維持訊號品質通常需要額外的等化電路與驅動能力，如何在效能與功耗之間取得最佳平衡，成為設計上的關鍵課題。

M31 的 C/D-PHY 架構如何提升傳輸效能？

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M31 的 C/D-PHY Combo 架構透過整合 C-PHY 與 D-PHY 兩種標準，使系統可在高效率與設計簡易性之間彈性切換，不僅提升整體傳輸效能，也有效降低晶片面積與開發成本，適合多樣化的 AR/VR 與影像應用場景。

支援雙規格的 Combo 架構

M31 採用 C-PHY 與 D-PHY 整合設計，使單一 IP 能同時支援 MIPI D-PHY v3.0 與 MIPI C-PHY v2.1，透過共享部分類比與數位電路資源，在同一實體介面中提供雙協定運作能力。此種 Combo 架構不僅降低系統整合複雜度，也讓 SoC 在不同應用需求下可靈活切換傳輸模式，避免為不同介面各自設計獨立 PHY 所帶來的面積與成本負擔。

其關鍵價值在於：

• 提供不同應用場景的彈性

不同應用對於頻寬、功耗與腳位數的需求差異顯著，例如高解析影像傳輸可能傾向使用高效率的 C-PHY，而成熟或成本敏感的應用則可能採用設計較簡單的 D-PHY；透過 Combo 架構，系統設計者可依實際需求選擇最適化的傳輸模式，提升產品設計的彈性。

• 在效能與成本之間取得平衡

單一 IP 同時支援兩種標準，可減少重複 IP 開發與驗證成本，並降低晶片面積占用（Die Area）。在需要高吞吐時可啟用 C-PHY，在強調穩定與成熟度時可選擇 D-PHY，使系統在效能與成本之間達成最佳配置。

MIPI C-PHY 與 MIPI D-PHY特性比較

C-PHY 在高效率與高吞吐上更具優勢，但設計複雜度較高，原因主要來自於其編碼方式與時鐘恢復機制的不同，導致在類比電路與時序恢復設計上需投入更多資源。

	D-PHY	C-PHY
傳輸方式	Source Synchronous	Embedded clock
能源效率	較低	較高
面積	較小	較大
腳位數	4	3
彈性	所有 Lane 同步	每 Trio 獨立運作
封裝複雜度	較簡單	較複雜
應用	廣泛應用	加成效果，與 D-PHY 共存

進一步來看：

MIPI C-PHY

採用三線（Trio）編碼並內嵌時鐘資訊，不需要獨立時鐘通道，可在相同腳位數下降低 Pin 數並提高資料傳輸效率；此外，其編碼機制可提升每單位能量的傳輸資料量（Coding Gain），因此在高頻寬需求場景中更具優勢，但同時也引入較複雜的時鐘資料恢復（CDR）與解碼設計。

MIPI D-PHY

採用資料與時鐘分離傳輸架構，由外部提供參考時鐘，設計相對簡單且成熟，適合多數既有行動裝置應用；但由於需要額外時鐘訊號與較多 Pin 數，在高速與高密度應用中，其擴展效率受限。

MIPI 在 N3P 與 N3C 上可達到什麼傳輸效能？

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資料速率與解析度支援

在 TSMC N3P 與 N3C 製程上，M31 的 MIPI D-PHY 可達每 Lane 9 Gbps、總吞吐約 36 Gbps，而 C-PHY 則可達最高約 60 Gbps 的傳輸能力，使其能支援從 4K@120FPS 到 8K@60FPS 的高解析影像應用，滿足 AR/VR 與先進影像系統對於高頻寬與高效率傳輸的需求。

M31 在 N3P 與 N3C 上實現的效能包含：

D-PHY v3.0

• 9 Gbps / Lane
• 4 Lanes → 約 36 Gbps 總吞吐
• 支援 4K@120FPS（條件：30% Blanking）

D-PHY 以成熟穩定與實作簡單為優勢，在高 Lane 數配置下仍可達到極高總吞吐量，是目前廣泛應用於行動裝置與影像系統的主流方案。

C-PHY v2.1

• 6.5 Gsps / Trio
• 3~4 Trios → 約 45–60 Gbps
• 支援 8K@60FPS（條件：20% Blanking）

C-PHY 透過嵌入式時鐘與高效率編碼（Coding Gain），在相同或更少引腳數條件下提供更高的資料吞吐能力，因此在高頻寬與功耗效率要求並存的應用中更具優勢。

功耗與面積（PPA）

在 N3P 與 N3C 製程上，M31 的 MIPI PHY 在維持高速傳輸的同時，實現 TX 約 57-65 mW、RX約38-40 mW 的功耗範圍，並將總面積控制在 TX 約 0.112 mm²、RX 約 0.235 mm²，展現出在效能、功耗與面積之間良好平衡的設計能力。

	4-Lane D-PHY @ 9Gbps	3-Trio C-PHY @ 6.5 Gsps
TX 功耗	65 mW	57 mW
RX 功耗	38 mW	40 mW

功耗：

• TX 端（傳送端）
  C-PHY 相較 於D-PHY 具有較低的 TX 功耗，主要受益於其較高的編碼效率（Coding Efficiency），可在較少的訊號切換與較低的電流驅動需求下達成相同甚至更高的資料吞吐量，因此在高頻寬應用中具備更佳的能效表現。
• RX 端（接收端）
  C-PHY 的 RX 功耗較高，主因在於其需實現較複雜的時鐘資料恢復（CDR）與解碼機制，同時還需要進行多符號間的判別與等化處理，使接收端電路設計相對複雜，進而增加功耗。相比之下，D-PHY 採用較簡單的 Source Synchronous 架構，因此 RX 設計相對簡單且功耗較低。

晶片面積：

• TX：約 0.112 mm²
• RX：約 0.235 mm²

晶片面積反映 IP 在實際 SoC 整合時對 Die Size 的影響，其中 TX 面積相對較小，主要集中於驅動電路與輸出緩衝設計；RX 面積較大，主要因為需要整合等化器（EQ）、時鐘恢復（CDR）與資料判讀電路。在高速介面中，RX 通常比 TX 更為複雜，因此面積占比也相對較高。

M31 MIPI IP的關鍵優勢是什麼？

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M31 MIPI C/D PHY IP 的核心能力包括：

• 高速 MIPI C/D-PHY 整合架構
• 支援超長與短通道
• 自適應 Rx 等化技術
• 多頻寬功耗最佳化
• N3 先進製程設計能力

M31 的 MIPI C/D PHY IP 可協助客戶有效解決高解析影像系統中常見的頻寬不足、長通道訊號衰減以及功耗受限等問題，使系統在 AR/VR、無人機與影像裝置等多元應用中，能同時達成高品質影像傳輸、穩定連線與長時間運作的設計目標。

如何在超長通道維持訊號完整性？

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超越 MIPI 標準的通道條件

在超長通道條件下，由於插入損耗可能高達 16 dB 並造成嚴重的高頻衰減與碼際干擾，M31 透過自適應 Rx 等化與 CTLE 等訊號補償技術，使 MIPI C-PHY 仍能維持 4.5 Gsps 的穩定傳輸，顯著超越標準MIPI通道規範的設計能力。

• 超長通道：16 dB insertion loss @ Nyquist
• 標準長通道：9 dB insertion loss
• 資料速率仍可達 4.5 Gsps

關鍵技術：自適應接收端等化（RxEQ）

自適應 RxEQ 透過 CTLE 與動態參數調整，有效補償通道損耗並改善訊號品質，使 MIPI 介面能在多種甚至超長通道條件下維持穩定高速傳輸。

M31採用：

• 多極點/零點 CTLE（Continuous-Time Linear Equalizer）

透過調整頻率響應來補償高頻衰減，恢復訊號邊緣並改善取樣條件

• 自適應調整補償參數

可依實際通道損耗動態調整等化強度，使系統在不同通道條件下維持最佳訊號品質

其效果包含：

• 提升 35% eye margin，增加訊號判讀容忍度，提高系統穩定性
• 降低 Jitter 70ps，減少時序不確定性，提升 CDR 運作可靠性

傳送端與接收端等化協同設計

M31 透過 TxEQ 與 RxEQ 的協同設計，在傳送端預補償與接收端後補償之間取得最佳平衡。有效對抗高插入損耗與頻寬限制，使訊號在長距離傳輸後仍維持可用性；且在不同頻寬與速度條件下，動態調整等化參數，確保系統在低速與高速模式下皆能維持穩定運作

• TxEQ：在訊號發送端預先強化高頻成分，減少通道造成的衰減影響，使訊號在進入通道前即具備較佳形狀
• RxEQ：在接收端補償傳輸過程中產生的失真，進一步恢復訊號品質，確保資料能被正確判讀

如何在不同頻寬下優化MIPI功耗？

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四段頻寬設計

透過四段頻寬設計，M31 的 D-PHY 可依資料速率動態調整功耗與電路配置，在 0.08 至 9 Gbps 的廣泛操作範圍內同時兼顧效率與性能，使單一介面即可高效支援多樣化的影像與感測應用。

頻寬等級	資料速率	功耗
低	0.08–2.5 Gbps	18 mW
中低	2.5–4.5 Gbps	24 mW
中高	4.5–6.5 Gbps	33 mW
高	6.5–9 Gbps	38 mW

LP 與 HS 模式切換

MIPI 透過 LP（低功耗）與 HS（高速）模式的動態切換，使系統能在閒置時降低功耗、在傳輸時提供高頻寬，同時維持連線穩定性，達成功耗效率與即時資料傳輸之間的最佳平衡，特別適合電池供電的AR/VR與影像應用。

N3P 與 N3C 製程如何影響 MIPI 設計？

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不同製程的定位

N3P 與 N3C 製程分別針對不同應用需求進行最佳化，其中 N3P 提供更高的效能以支援高頻寬傳輸，而 N3C 則強調功耗效率，適用於電池供電的行動與穿戴裝置，使 MIPI 介面能在不同產品定位下達成效能與功耗的最佳平衡。

• N3P： 偏向高效能應用
• N3C： 偏向低功耗裝置（如穿戴裝置）

設計與佈局考量

在先進製程下，MIPI PHY 設計必須同時考量寄生效應、Tx/Rx 等化性能以及 EM/IR 與 PVT 變異，透過完整的模擬與驗證流程確保電路在製程波動下仍能穩定運作，並具備自動校正能力，是實現高可靠高速介面的關鍵設計要素。

關鍵設計重點包含：

• 寄生電阻與電容效應
• 對 TxEQ/RxEQ 性能的影響
• EM/IR分析
• Monte Carlo 與 PVT Simulation 驗證

設計目標：

• 確保製程變異下仍能穩定運作
• 提供自動校正能力

製程轉移設計指引

在先進製程下，從 N3P 轉換至 N3C 時，需同時考量電性特性、功耗表現與版圖效應對高速介面的影響。M31 針對不同製程特性提出對應的設計與優化方向，以確保 MIPI PHY 在不同應用需求下皆能維持穩定且高效的操作。

M31 提出：

• N3P → N3C Transition 策略

在製程轉移過程中，需重新評估電晶體特性對高速類比電路的影響，包括驅動能力、頻率響應與雜訊表現，並調整相關電路參數，使設計在不同製程條件下仍能滿足目標規格（如資料速率與訊號完整性）。

• 效能 vs 功耗 Trade-off

N3P 與 N3C 在製程優化方向上有所差異，設計需根據應用需求（高效能或低功耗）進行參數調整，例如等化強度、偏壓條件與工作模式配置，以在傳輸效能與功耗之間取得最佳平衡。

• Layout 最佳化建議

在先進製程中，寄生電阻與電容效應對高速訊號影響顯著，因此需特別關注關鍵訊號路徑的佈局，包括走線對稱性、阻抗控制與寄生最小化。同時，電源與接地配置需配合高速電路需求，以降低雜訊與 IR drop 對系統穩定性的影響。

常見問題